2020 年 7 月~至今，在长江存储（武汉）有限责任公司从事 12 寸晶圆工艺整合（TD PIE） 研发工作; 负责12寸晶圆集成电路流片中两片晶圆键合（X-tacking）以及LG40 后段( BEOL) 相关工艺整合。熟悉 Photo/ETCH/CMP/PVD/CVD 等相关 process, co-work with PE/YE 解决 流片过程中的 inline/WAT issue; 熟悉 Tape out, BEOL design rule 以及可靠性（RE）相关知识。 1. 2021 年 8 月~至今，从事 LG40 BEOL/3D NAND BEOL 相关工艺整合工作（TD PIE）: LG40 yield 实现 0->1%, 1%-> 90% 突破； ➢ LG40 BEOL Low-K DD (双大马士革) owner: LG40 项目初始进入并负责 Low K DD process setup, 熟悉 LG40 BEOL design rule, 定义每一道工艺的 criteria，解决 Cu diffuse, PR missing, pattern fail 以及 metal line damage 等问题，实现 LG40 yield 从 0→1%, 1→90% 突破； ➢ BEOL team WAT owner: leading team 各个 project WAT TSK(RC/KRC/Rs/IBRI/VBD) design proposal, 通过对 WAT 数据分析,给出工艺端解决方案； ➢ LG40 BEOL RE issue debug owner: 熟悉 BEOL RE 相关的测试 item (IMD Vramp/IMD TTDB/EM/SM), 并通过对 RE 数据分析,给出工艺端解决方案; ➢ BEOL TV/TM DD loop owner,通过对大线宽 Cu design, block layer 特性以及 process optimize,系统性解决 Cu void/pin hole/hillock defect induce Cu reliability issue, 保证了 2XXL CMOS 顺利量产; 2. 2020 年 7 月~2021 年 8 月，从事 3D NAND X-tacking 相关工艺整合（TD PIE）:128L 12 寸晶圆流片顺利量产，2XXL 12 寸晶圆流片顺利量产； ➢ X-tacking 晶圆键合工艺 bubble 优化: 通过对晶圆键合前程金属布线 density gradient 带来的 topography 的监测, 分析, design weak point 优化, 以及 ILD CMP process 优化 保证 wafer level topography <5nm, 系统解决了 bubble 导致的 2% yield loss 问题;

➢Well data analysis, on top of excel and PPT, well write issue report and presentation;

➢ Handle lots with no mis-operation, maintain and optimize process flow;

➢ Optimize the design rule, define new process specification and enlarge process window to solve yield loss;

➢ Good at communications to Co-work with process modules;

➢ Understanding the basic device technology;

➢ Well handle project by self