负责模块级 RTL-GDS2 整个流程工作；负责全芯片 top 级 STA 相关工作 。
项目一（12nm 车规级大型异构集成芯片）：
DW、mipi 两个 IP 模块的物理实现，频率 600M；子系统 video PV；top STA（dft 相关模式）
难点：DW 模块面积紧张造成的 congestion、时序等问题 mipi 内部 IP 集成，不规则形状导致的时序等问题 top dft 相关约束问题，flatten 迭代及 SDF 输出时间问题，差分中断及 skew 约束需求
项目二（12nm 车规级大型异构集成芯片）：
模块/子系统综合（GPUtexas、sram、sysctrl_subsystem）；
模块物理实现（dp_phy、dsi、dpu 二级 harden），频率 600M
难点：GPU 高频率综合时序问题，sysctrl 子系统时钟约束问题 dp_phy 和 dsi 低功耗实现问题、IP 集成问题 dpu 内部三级 harden(brg)规模大(PR 完 600W inst)且面积紧张、内部时序问题。

负责模块级 RTL-GDS2 整个流程工作
项目一（28nm 自研项目）：ve3 模块的 PR
项目二（22nm 大型 soc 集成芯片）： 模块物理实现（memc（ddr）、usb），频率 600M
难点：ddr 功耗较大，模拟 IP 集成，数字区域形状有限，绕线问题； usb 形状不规则，低功耗多电压域，模拟 IP 对 floorplan 的限制。
项目三（14nm 车规级大型 soc 集成芯片）：
模块综合及物理实现（ufs、tcu），频率 600/700M 难点：ufs 内部 IP 集成，sdc 时钟复杂；多电压域实现，形状不规则导致时序问题； tcu 绕线 drc 问题，fc 和 invs 分阶段 PR。